一种用于变系数乘法器的并行伪CSD编码器

本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编码器。本发明的并行伪CSD编码器，包括运算逻辑电路和输出逻辑电路；所述运算逻辑电路的输入端接外部输入数据，其输出端接运算逻辑电路的第一输入端；所述输出逻辑电路的第二输入端接外部输入数据，其输出端接后级乘法器的系数输入端。本发明的有益效果为，在保证伪CSD编码后的码制具有与传统CSD编码相同的非零位数量的同时，采用并行运算逻辑消除传统CSD编码过程中产生的进位传播逻辑，从而提高伪CSD编码器的运算速度，使其与所需编码的二进制数位长无关，属于一种固定延迟的编码电路，极大的提高伪CSD编码器的数据吞吐能力。本发明尤其适用于变系数乘法器的并行伪CSD编码器。